FAMILIA LÓGICA CMOS Alumno: José Antonio Sáez Muñoz Asignatura: Fundamentos Tecnológicos de los Computadores Profesor: Don Andrés Roldán Curso: 1º de Ingeniería Informática – Grupo A

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  1 FAMILIA LÓGICA CMOS Alumno: José Antonio Sáez Muñoz Asignatura: Fundamentos Tecnológicos de los Computadores Profesor: Don Andrés Roldán Curso: 1º de Ingeniería Informática – Grupo A  2 FAMILIA LÓGICA CMOS  ÍNDICE  PÁGS 1. Introducción …………………………………………………..…………………..3 2. Puertas lógicas de la familia CMOS A) INVERSOR CMOS ……………………………………………..………….…………… 3-5 B) COMPUERTA NAND CMOS …………………………………...……………………… 5 C) COMPUERTA NOR CMOS …………...………………………...……………………… 6 D) COMPUERTAS AND Y OR …………………………………………………………….. 6 3. Características de las series CMOS ………………………...……………………6-7 4. Características comunes a todos los dispositivos CMOS ………………………7-10 5. Comparación entre familias lógicas ………………………………………………11 6. Diferencias entre las familias CMOS y TTL ……………………………………..11 7. BIBLIOGRAFÍA …………………………………………...…………………..….12  3 1. Introducción   Los diseñadores de circuitos integrados solucionan los problemas que se plantean en la integración, esencialmente, con el uso de transistores. Esto determina las tecnologías de integración que, actualmente, existen y se deben a dos tipos de transistores que toleran dicha integración: los bipolares y los CMOS y sus variantes. A) Tecnología TTL: Lógica de Transistor a Transistor. Esta tecnología, hace uso de resistencias, diodos y transistores bipolares para obtener funciones lógicas estándar. B) Tecnología CMOS: Lógica MOS Complementaria. Esta tecnología, hace uso básicamente de transistores de efecto de campo NMOS Y PMOS. En la familia lógica MOS Complementaria, CMOS (Complementary Metal-Oxide Semiconductor), el término complementario se refiere a la utilización de dos tipos de transistores en el circuito de salida, en una configuración similar a la tótem-pole de la familia TTL. Se usan conjuntamente MOSFET (MOS Field-Effect transistor, transistor de efecto campo MOS) de canal n (NMOS) y de canal p (PMOS ) en el mismo circuito, para obtener varias ventajas sobre las familias P-MOS y N-MOS. La tecnología CMOS es ahora la dominante debido a que es más rápida y consume aún menos potencia que las otras familias MOS. Estas ventajas son opacadas un poco por la elevada complejidad del proceso de fabricación del CI y una menor densidad de integración. De este modo, los CMOS todavía no pueden competir con MOS en aplicaciones que requieren lo último en LSI. La lógica CMOS ha emprendido un crecimiento constante en el área de la MSI, principalmente a expensas de la TTL, con la que compite directamente. El proceso de fabricación de CMOS es más simple que el TTL y tiene una mayor densidad de integración, lo que permite que se tengan más circuitos en un área determinada de sustrato y reduce el costo por función. La gran ventaja de los CMOS es que utilizan solamente una fracción de la potencia que se necesita para la serie TTL de baja potencia (74L00), adaptándose de una forma ideal a aplicaciones que utilizan la potencia de una batería o con soporte en una batería. El inconveniente de la familia CMOS es que es más lenta que la familia TTL, aunque la nueva serie CMOS de alta velocidad “HCMOS” (SERIES HC y HCT), que vio la luz en 1983, puede competir con las series bipolares avanzadas en cuanto a velocidad y disponibilidad de corriente, y con un consumo menor, con las series 74 y 74LS. El primer fabricante que produjo lógica CMOS, denominó a estos circuitos integrados como la serie 4000 (4000, 4001, etc.) y este sistema de numeración fue adoptado por otros fabricantes. Algunos fabricantes han producido una amplia gama de componentes CMOS siguiendo las funciones y asignación de pines de las familias TTL 74XX. Éstos reciben números de serie como 74CXX, 74HCXX, 74HCTXX, 74ACXX o 74ACTXX, en los cuales la “C” significa CMOS, la “A” indica que son dispositivos avanzados y la “T” indica que estos dispositivos son compatibles con los de las familias TTL (trabajan con los niveles lógicos y de alimentación TTL). 2. Puertas lógicas de la familia CMOS   A) INVERSORES CMOS. Un dispositivo CMOS consiste en distintos dispositivos MOS interconectados para formar funciones lógicas. Los circuitos CMOS combinan transistores PMOS y NMOS, cuyos símbolos más comunes son los que se muestran en la Figura 1.  4 Figura 1.  Símbolos más comunes de los transistores PMOS y NMOS. La circuitería del INVERSOR CMOS básico se muestra en la Figura 2 (a). El INVERSOR CMOS tiene dos MOSFET en serie de modo que, el dispositivo con canales P tiene su fuente conectada a + V DD  (un voltaje positivo) y el dispositivo de canales N tiene su fuente conectada a masa. Las compuertas de los dos dispositivos se interconectan con una entrada común. Los drenajes de los dos dispositivos se interconectan con la salida común. . El circuito mostrado en la Figura 2 (a) representa un INVERSOR CMOS y está formado por un transistor de canal tipo P (Q P1 ) y otro de canal tipo N (Q N1 ). Los niveles lógicos para CMOS son esencialmente + V DD  para 0 y 1 lógicos y 0 V para el 0 lógico. Consideremos primero el caso donde A 1  = + V DD  (la entrada A 1 está en un nivel alto (‘1’)). En está situación, la compuerta de Q P1  (canales P) está en 0 V en relación con la fuente de Q P1 . De este modo, Q P1  estará en el estado OFF con R OFF =10 10  . La compuerta de Q N1  (canales N) estará en + V DD  en relación con su fuente, es decir, transistor Q P1  se pone en estado de corte y el transistor Q N1  se activa. El resultado es un camino de baja impedancia de tierra a la salida y uno de alta impedancia de V DD  a la salida F. A continuación, consideremos el caso donde A 1  = 0 V (la entrada A 1  está en nivel bajo (‘0’)). Q P1 tiene ahora su compuerta en un potencial negativo en relación con su fuente, en tanto que Q N1 tiene   V GS  = 0 V. De este modo, Q P1  estará encendida con R ON =1 k   y Q N1  apagada con R OFF  = 10 10  , produciendo un F de aproximadamente + V DD . En resumen Q P1  se activa y el transistor Q N1  se pone en estado de corte. El resultado es un camino de baja impedancia de V DD  a la salida F y uno de alta impedancia de tierra a la salida. Como podemos observar, los transistores operan de forma complementaria. Cuando la tensión de entrada se encuentra en alto (1 lógico), el transistor NMOS entra en estado de conducción y el transistor PMOS entra en corte, haciendo que la salida quede en bajo (0 lógico). La situación inversa ocurre cuando la tensión se encuentra en bajo. . Estos datos de operación se resumen en la Figura 2 (b), donde se muestra que el circuito actúa como un INVERSOR lógico. Figura 2 (a).  Esquema del INVERSOR CMOS.  5 A 1  F ‘0’ ‘1’ ‘1’ ‘0’ Figura 2 (b).  Tabla de estados del INVERSOR CMOS. B) COMPUERTA NAND CMOS Se pueden construir otras funciones lógicas diferentes del INVERSOR básico. La Figura 3 (a) muestra una compuerta NAND formada por la adición de un MOSFET de canales P en paralelo y un MOSFET de canales N en serie al INVERSOR básico. Para analizar este circuito conviene recodar que una entrada de 0 V enciende el P-MOSPET y apaga el N-MOSFET correspondientes, y viceversa para una entrada +V DD . Cuando ambas entradas (A 1  y B 1 ) están en nivel alto (+V DD ), hacen que los transistores Q P1  y Q P2  entren en corte y se encienden ambos N-MOSFET (transistores Q N1  y Q N2 ), con lo cual ofrece una baja resistencia de la terminal de salida a tierra (la salida pasa a bajo (0) a través de Q N1  y Q N2 ). En todas las otras condiciones de entrada, de cuando menos un P-MOSFET estará encendido en tanto que al menos un N-MOSFET estará apagado. Esto produce una salida ALTA (a través de Q P1  y Q P2 ).  Las entradas no usadas de una compuerta CMOS no se pueden dejar abiertas, porque la salida resulta ambigua. Cuando sobra alguna entrada de una compuerta CMOS se debe conectar a otra entrada o a uno de los dos terminales de alimentación. Esto también es válido para circuitos secuenciales y demás circuitos CMOS, como por ejemplo, contadores, Flip-Flops, etc. Estos datos de operación se resumen en la Figura 3 (b), donde se muestra que el circuito actúa como una compuerta NAND CMOS. Figura 3 (a).  Esquema de la compuerta NAND CMOS. A 1  B 1  F ‘0’ ‘0’ ‘1’ ‘0’ ‘1’ ‘1’ ‘1’ ‘0’ ‘1’ ‘1’ ‘1’ ‘0’ Q P1  Q P2   Q N  Figura 3 (b).  Tabla de estados de la compuerta NAND CMOS.
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